반도체

세상을 바꾼 반도체 이론, 지속성장 가능성에 도전

디지털데일리 발행일 2016-04-20 08:44:08
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이수환


인텔 창업자 고든 무어가 1965년 제시한 이른바 ‘무어의 법칙’은 반도체는 물론 세상을 바꾼 가장 혁신적인 이론으로 평가받는다. 그러나 2000년대를 넘어서면서 반도체 공정이 한계에 다다르고 이전처럼 트랜지스터 제조비용을 낮추기 어려울 것이라는 전망이 현실화되면서 무어의 법칙도 지속될 수 없다는 주장이 많아졌다. 21세기에도 무어의 법칙은 유효할 수 있을까? 분명한 것은 반도체 업계 전체가 이 이론을 유지하기 위해 다양한 노력을 기울이고 있다는 점이다.

시장조사업체 IHS에 따르면 지난 20년 동안 무어의 법칙을 통해 형성된 직간접적인 영향은 최소 3조달러(약 3000조원)에서 최대 11조달러(약 11경원)에 이르는 미국 국내총생산(GDP) 성장을 만들어낸 것으로 나타났다. IHS 데일 포드 부사장은 “무어의 법칙은 지난 반세기 동안 기술력신, 경제 발전, 사회적 문화적 변화를 가장 정확하게 예측한 이론이었다는 것이 입증됐다”고 말했다. 2년에 2배씩 반도체의 집적도가 증가한다는 고든 무어의 이론은 현 시점에서, 특히 경제적 측면에서 더 이상 지속되기 어렵다는 이야기가 계속해서 나온다.

시장조사업체 인터내셔널비즈니스스트래티지(IBS)는 20나노와 14/16나노 핀펫 공정의 게이트 1억개당 원가는 각각 1.42달러, 1.62달러로 28나노(1.4달러) 대비 1.4~15.7% 높다고 분석했다. 20나노 공정부터는 물리적으로 회로 선폭을 줄이는 데 상당한 어려움이 따르는데다 설계, 공정, 장비, 재료비용도 기하급수적으로 늘어나 28나노 대비 칩 면적이 축소돼도 원가는 오히려 높아진다는 설명이다.

예컨대 인텔의 14나노 공정이 적용된 인텔 5세대 코어 프로세서(코드명 브로드웰) i7-5600U(노트북 프로세서)의 다이 면적은 82㎟, 집적된 트랜지스터의 개수는 13억개다. 22나노 4세대 코어 프로세서인 i7 4600U의 다이 면적은 131㎟, 집적된 트랜지스터 수는 9억6000만개였다. 다이 면적은 37% 줄어들었지만 트랜지스터 집적도는 35% 늘었다. 그러나 미국 증권가에선 양산 공정의 고난도로 인해 원가는 오히려 상승했을 것이라는 분석을 내놓고 있다. 인텔 14나노 칩은 당초 계획 대비 6개월 이상 출시가 지연됐다. 그 만큼 어렵다는 말이다.

무어의 법칙 위기론은 2000년대 중반부터 본격화됐다. 반도체의 주 원료는 직경이 200mm 혹은 300mm인 실리콘 웨이퍼 원판이다. 이 원판 위에 회로를 그린 다음 하나하나 잘라내서 용도에 맞게 패키징되어 나온다. 이러한 반도체의 원가를 낮추는 방법은 한 장의 웨이퍼에서 뽑아낼 수 있는 칩 수를 늘리는 게 가장 손쉽다. 반도체를 만드는 생산 공정은 증착, 노광, 식각, 세정, 검사 등으로 나뉜다. 이 가운데 노광은 회로가 새겨진 마스크에 빛을 통과시켜 실리콘 웨이퍼에 회로 패턴을 형성시키는 과정으로, 가장 핵심적인 반도체 제조 공정이다.

노광 장비의 성능은 광원의 파장으로 결정된다. 파장이 짧으면 보다 미세한 회로 패턴을 웨이퍼 위에 형성할 수 있다. 반도체 노광 장비의 빛 파장은 그간 436nm→405nm→365nm→248nm→193nm로 단계적 발전을 거듭해왔다. 이에 맞춰 메모리와 마이크로프로세서(MPU)의 회로 선폭도 점점 좁아졌다. 주로 쓰이는 노광 장비는 193nm 레이저 파장의 불화아르곤(ArF)에서 발전한 이머전 ArF다. 이머전 ArF는 렌즈에 물을 넣어 빛 굴절률을 높이고 파장을 줄인 방식이다. 다만 이머전 ArF 노광 장비로 그려넣을 수 있는 물리적 회로 선폭의 한계치는 38나노에 그친다. 그래서 이머전 ArF로 회로 패턴을 두 번에 나눠 형성시키는 더블패터닝 혹은 쿼드패터닝 기술을 도입하고 있으나 그만큼 공정수가 늘어나 원가 측면에서는 부정적이다. 원가를 낮추지 못하면 굳이 미세 공정 전환을 할 이유가 없다. 이럴 경우 반도체의 집적도가 2년마다 두 배씩 증가(선폭 축소)한다는 무어의 법칙은 깨져버리고 만다. 실제로 인텔은 2년에 한 번 물리적 회로 선폭을 좁히는 ‘틱-톡’ 주기를 3년으로 변경했다. 틱은 물리적 공정 전환, 톡은 아키텍처 변경을 각각 의미한다.

하지만 인텔은 무어의 법칙을 지속적으로 발전해나갈 수 있다고 강조한다. 단순히 창업자가 내놓은 이론을 유지시키기 위한 고집으로는 보이지 않는다. 여기에는 몇 가지 이유가 있다. 첫 번째는 무어의 법칙 자체를 유지하는 것이 경제적으로 합리적인 선택이라는 점, 첨단 공정의 연구개발(R&D) 비용은 문제가 되지 않는다는 것이 두 번째다. 먼저 경제적 이유는 현재의 반도체 업계 상황을 엿볼 필요가 있다. 공정의 한계로 인해 반도체 설계와 디자인에 대한 비용 증가가 급속히 진행되고 있어서 폭발적인 혁신보다는 점진적이고 체계적인 혁신으로의 전환이 이뤄지고 있다. 여기에 팹리스 단위에서의 M&A는 시작에 불과하며 팹과 팹리스, 파운드리와 종합반도체업체(IDM) 사이의 구분이 모호해지고 있다. 인텔은 천문학적인 비용 증가를 감안해 현재의 공정으로 10년 동안 반도체를 생산할 경우 2700억달러(약 328조원)이 필요하지만 새로운 공정을 개발하고 무어의 법칙에 따라 칩의 크기를 줄이면 R&D를 포함해 1160억달러(약 140조원)의 비용이 필요할 뿐이라는 계산이다. 공장을 세우고 칩의 다이가 작아질수록 생산에 들어가는 비용이 급격히 낮아지기 때문이다. 물론 여기에는 인텔의 반도체 생산규모를 기준으로 삼았으므로 모든 경우의 수를 고려했다고 말하기 어렵다.

트랜지스터 밀도를 높여 퀀텀 점프
반도체 공정이 복잡성은 R&D 비용의 증가로 이어지고 무어의 법칙으로 누릴 수 있는 비용 절감 효과를 상쇄할 수 있다는 주장도 인텔은 적극적으로 부정한다. 그동안 R&D 비용이 계속해서 부담스럽게 올랐던 것은 사실이다. 인텔만 하더라도 2010년까지 새로운 칩 개발에 10% 비용이 추가되어 왔다. 2015년 이후부터는 세대가 올라갈수록 30% 상승을 예상한다. 그럼에도 불구하고 미세화로 인한 수익이 R&D 비용을 치르는 것보다 낫다는 주장이다. 적어도 R&D 비용으로 인해 반도체 공정을 그대로 놔두는 게 유리하다고 판단하려면 세대별 개발 비용이 190% 높아지는 경우다. 하스웰에서 브로드웰, 그러니까 ‘4세대 코어 프로세서→5세대 코어 프로세서’의 전환에 필요한 R&D 비용이 감당할만한 수준이었다는 의미다. 현재 R&D 비용 증가 수준은 앞서 언급한대로 향후 10년 동안 30% 정도이므로 190%와는 아직 여유가 있는 편이다.

그래도 간과할 수 없는 부분은 R&D 비용의 증가는 확실하다는 점이다. 인텔의 주장은 어디까지나 업체에 따라 받아들이는 정도나 규모의 차이를 무시한 것이다. 반도체 전자설계자동화(Electronic Design Automation, EDA) 업체 아트렌타의 최고경영자(CEO)인 아조이 보스는 “20나노 이하 공정부터는 이전 공정 대비 다이 면적은 줄어들지만 설계 복잡성으로 인해 원가는 오히려 올라가는 ‘무어 스트레스(무어의 법칙에 반대되는)’ 현상이 나타날 것”이라고 말했다. EDA 업계 1위를 달리고 있는 시높시스 아트 드 제우스 최고경영자(CEO)도 “(다이 면적 축소 관점에서) 무어의 법칙은 향후 10년간은 계속될 전망이지만 과거처럼 트랜지스터 제조비용을 낮추기란 어려울 것”이라고 말했다.

어쩔 수 없는 R&D 비용이 증가가 무어의 법칙을 무너뜨리는 원동력이 될지는 조금 더 시간이 필요하다. 인텔 정도의 반도체 생산규모를 갖추고 있는 업체라면 규모의 경제를 유지하는 것이 가능할지는 모르지만 말이다. 그래서 프로세스 미세화에 의한 비용 절감이 무엇보다 중요하다. 인텔은 현재 이머전 노광 장비와 멀티 패터닝 공정 기법을 활용해 칩을 생산하고 있지만, 10나노에서 패터닝 횟수가 늘어나면 공정 시간이 길어지고 단위 시간당 생산성이 떨어지는 것 자체를 막을 수가 없다. 극자외선(EUV) 노광 장비를 10나노부터 도입하지만 결과적으로 원가상승을 피하기 어렵다. 그래서 선택한 것이 트랜지스터 제조 비용을 낮추기 어렵다면 밀도를 높여 성능과 원가절감을 모두 꾀하겠다는 전략이다.

무어의 법칙 깨졌지만 상황은 인텔에 유리
반도체 칩 원가의 기준은 웨이퍼 제조 원가를 트랜지스터의 수로 환산한 CPT(Cost Per Transistor)이다. CPT가 낮아지면 기존과 같은 규모의 칩을 보다 저렴하게 만들 수 있다. 웨이퍼의 비용 상승 이상으로 트랜지스터의 밀도를 높여 CPT를 낮추는 것이 핵심이다. 65나노부터 트랜지스터 당 비용은 각 세대마다 69% 정도 줄어드는 것으로 나타났다. 14나노 공정 이후의 CPT는 이전 세대보다 더 수치가 낮다. 트랜지스터 당 제조 비용의 상승이 칩의 수익성을 보장할 수 없으므로 무어의 법칙이 적용되기 어렵다. 손익분기점의 기준은 CPT가 86%까지 올라갔을 경우인데 앞으로 7나노 공정까지는 유지할 수 있다는 게 인텔의 주장이다. 이러니저러니 하더라도 어느 정도의 덩치는 갖춰야 무어의 법칙에 따라 첨단 공정의 팹을 활용할 수 있다는 얘기다. 이 정도 규모를 갖춘 업체가 지속적인 M&A로 사라졌고 인텔, 삼성전자 TSMC, 글로벌파운드리(GF) 정도가 남았으니 예상은 어느 정도 적중한 셈이다. 남은 것인 IDM 성향이 강한 인텔인지, 아니면 파운드리가 주도권을 쥐게 될 것인지가 남았다. 반도체 업계의 양극화가 지속되고 있는 상황에서 이제껏 풀어놓은 예상대로라면 공정의 난이도가 높아질수록, R&D 비용이 늘어날수록 인텔의 수익성은 높아질 가능성이 높다.

7나노 이후에도 무어의 법칙이 유효하려면 EUV 노광 장비를 비롯해 새로운 감광액 재료의 개발, 트랜지스터 구조의 변화 등 다각적인 노력이 필요하다. 특히 전통적인 CMOS(Complementary Metal-Oxide Semiconductor) 공정을 대체할 새로운 기술에 관심이 쏠리지만 인텔은 다소 보수적인 자세를 취하는 모양새다. 양자컴퓨터(Quantum Computer)와 같이 극단적인 경우는 아니지만 ‘터널링 펫(TFET)’, ‘강유전체 펫(FeFET)’, ‘스핀트로닉스(spintronics)’ 등 어느 정도 기반 기술이 마련된 기술에 대해서도 CMOS를 대체하기 어렵다는 것. 여기에는 반도체 개발 역사에 있어 기존 기술을 개량해 사용하는 것이 더 유리하다는 철학이 깔려있다. 5나노 이하로 회로 선폭을 줄이더라도 충분히 반도체가 작동할 수 있다는 것은 이미 사실로 확인됐지만 트랜지스터 구조를 바꿀 필요가 있다는 일각의 주장을 그대로 받아들이지 않은 셈이다. 삼성전자가 2015년 쿼드패터닝으로 만든 3.8나노 핀펫 트랜지스터를 작동시켰다는 점을 고려하면 아주 설득력이 없는 것은 아니다.

따라서 무어의 법칙이 계속해서 이어지려면 무엇보다 EUV 노광 장비의 적용에 달려있다고 해도 과언이 아니다. 다행스러운 점은 네덜란드 노광 장비 전문 업체 ASML이 고객사 공장에 설치된 EUV 장비에서 하루 웨이퍼 처리량 1022장을 달성했다는 부분이다. 여러 번 이어지는 패터닝을 한 번에 처리할 수 있으므로 전체적으로는 비용을 절감할 수 있다는 점에서 긍정적이다. 당연하지만 인텔은 이 부분에서도 R&D 비용이 전체적으로 30%를 넘어서지는 못할 것으로 보고 있다. 인텔의 EUV 노광 장비 도입을 통한 반도체 생산은 2017년 연말로 예상되고 공정 전환의 속도로 봤을 때 2018년부터가 본격적인 시험대가 될 전망이다.

<이수환 기자>shulee@insightsemicon.com
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