[디지털데일리 한주엽기자] 반도체 칩(다이: Die)의 면적을 알면 웨이퍼 한 장에서 대략 몇 개의 칩을 뽑아낼 수 있는 지를 계산할 수 있다. 다이 면적은 생산 원가를 추정할 수 있는 중요한 실마리이기도 하다. 이 때문에 반도체 업체들은 일반적으로 다이 면적을 공공연하게 밝히지 않는다. 삼성전자 최초의 옥타코어 애플리케이션프로세서(AP)인 엑시노스 5410를 예로 들어보자. 엑시노스 5410의 다이는 가로 길이가 10.88mm, 세로 길이가 11.37mm로 전체 면적은 123.7㎟다(관련 자료).

300mm 웨이퍼 원판의 면적(πr²=150×150×3.14)은 약 7만650㎟. 이를 엑시노스 5410의 면적(123.7㎟)으로 나누면 571개라는 숫자가 나온다. 그러나 이 숫자는 다이와 다이 사이를 잘라낼 때 버리는 면적(간격)과 원형 웨이퍼 가장자리 버리는 면적이 포함되지 않았기 때문에 정확한 숫자는 아니다. 웨이퍼-다이 계산 사이트를 활용해 가로와 세로 커팅선(0.08mm) 및 웨이퍼 가장자리 버리는 공간의 영역(10mm)를 대입해보면, 최종적으로 448개의 칩을 뽑아낼 수 있다는 계산이 나온다. 이 역시 버리는 면적 등을 추정한데다 단위면적당 결함(Defect density) 및 공정 특성 수율을 고려하지 않은 최대치이므로 정확한 숫자는 아니다.

추정과 가정을 계속 해 보자. 시장조사업체 인터내셔널비즈니스스트래티지(IBS)는 작년 3분기 기준 28나노 공정의 업계 평균 수율을 50~60%라고 추정하고 있다. 수율을 60%라고 가정하면, 300mm 웨이퍼 한 장에서 267개의 엑시노스 5410 다이를 뽑아낼 수 있다는 계산이 나온다. 또 다른 시장조사업체 IC인사이츠는 작년 2분기 기준 28나노 공정 300mm 웨이퍼 장당 매출액을 5850달러로 추정하고 있다. 즉 267개의 다이를 뽑아낼 수 있다면, 엑시노스 5410 다이 하나의 단순 생산 원가는 약 22달러에 이른다는 결론을 낼 수 있다. 여기에 테스트 및 패키지 비용을 더하면 최종적인 칩 생산 원가가 된다. 개발 비용과 판매관리비, 공장감가상각비, 이익 등을 붙이면 고객사 공급 가격이 되는 것이다. IHS는 갤럭시S4에 탑재된 엑시노스 5410의 원가(공급가)를 30달러로 추정한 바 있다.

웨이퍼 한 장에서 뽑아내는 다이 수를 늘리면 원가를 낮추고 이익을 높일 수 있다. 추출 다이 수를 늘리는 방법은 칩 면적을 줄이는 것이다. 칩 면적을 줄이려면 제조 공정을 보다 미세화해야 한다. 동일 설계 구성에서 회로의 선폭이 줄어들면 다이 면적 역시 축소된다. 일반적으로 다이 면적이 작아지면 단위면적당 결함에 의한 수율도 높아진다. 반도체 제조업체들이 공정 미세화에 힘을 쏟는 이유는 칩의 성능 향상, 전력소모량 감소 등의 장점은 논외로 치더라도 이처럼 이익을 극대화할 수 있었기 때문이다.

무어의 법칙은 반도체 업계 스트레스로

그러나 이러한 공식은 최근 들어 바뀌고 있다. 고성능 시스템반도체의 경우 28나노를 기점으로 공정이 미세화될 수록 생산 원가가 높아진다는 것이 전문가들의 분석이다. IBS는 20나노 평면 및 14/16나노 3D 핀펫(FinFET) 공정 칩의 트랜지스터 게이트(Gate)당 원가가 28나노 공정 대비 비쌀 것이라는 분석을 내놓았다. 이에 따르면 28나노 공정으로 생산된 칩의 게이트당(1억개) 원가는 40나노 칩 대비 28% 저렴한 1.4달러였다. 그러나 20나노와 14/16나노 핀펫 공정의 게이트 1억개당 원가는 각각 1.42달러, 1.62달러로 28나노 대비 1.4~15.7% 비쌀 것이라는 분석이다. 20나노 공정부턴 물리적으로 선폭을 줄이는 데 상당한 어려움(수율 저하)이 따르는데다 설계, 공정, 장비, 재료 비용도 기하급수적으로 늘어나 28나노 대비 다이 면적이 축소돼도 원가는 오히려 높아진다는 것이 IBS의 설명이다. 18개월마다 반도체의 집적도는 두 배로 늘어나고, 이를 통해 가격은 급격하게 떨어진다는 ‘무어의 법칙’은 50주년을 기점으로 이미 그 의미가 퇴색돼 가고 있다.

인텔의 사례를 보자. 14나노 공정이 적용된 인텔 5세대 코어 프로세서(코드명 브로드웰) i7-5600U(노트북 프로세서)의 다이 면적은 82㎟, 집적된 트랜지스터의 개수는 13억개다. 22나노 4세대 코어 프로세서인 i7 4600U의 다이 면적은 131㎟, 집적된 트랜지스터 수는 9억6000만개였다. 다이 면적은 37% 줄어들었지만 트랜지스터 집적도는 35% 늘었다. 그러나 미국 증권가에선 양산 공정의 고난도로 인해 원가는 오히려 상승했을 것이라는 분석을 내놓고 있다. 인텔 14나노 칩은 당초 계획 대비 6개월 이상 출시가 지연됐다. 그 만큼 어렵다는 증거다.

반도체 전자설계자동화(Electronic Design Automation, EDA) 업체 아트렌타의 최고경영자(CEO)인 아조이 보스는 본지와의 인터뷰에서 “20나노 이하 공정부터는 이전 공정 대비 다이 면적은 줄어들지만 설계 복잡성으로 인해 원가는 오히려 올라가는 ‘무어 스트레스(무어의 법칙에 반대되는)’ 현상이 나타날 것”이라고 말했다. 시놉시스의 CEO인 아트 드 제우스도 “(다이 면적 축소 관점에서) 무어의 법칙은 향후 10년간은 계속될 전망이지만 과거처럼 트랜지스터 제조 비용을 낮추기란 어려울 것”이라고 말했다.

무어의 스트레스가 계속되면 업계의 전반적 이익률이 낮아지거나 칩 공급가격이 오를 수 밖에 없을 것이라는 관측도 나온다. 핸리 샤뮤엘리 브로드컴 최고기술책임자(CTO)는 “20나노 이후로는 제조 비용의 증대로 칩 가격이 상승할 것이라고 고객에게 말해왔다”며 “수십년간 이어진 반도체 업계의 ‘파티’는 아직도 현재진행형이지만 이제는 택시를 부를 시간이 다가오고 있다”며 ‘경제성’ 측면에서 무어의 법칙이 끝나감을 알렸다.

<한주엽 기자>powerusr@ddaily.co.kr