[디지털데일리 한주엽기자] 반도체 소자 업체들은 어떻게 이익을 남길까. ‘매년 떨어지는 시장 가격보다 더 빨리 원가를 낮추는 것’이 해답이다. 반도체 산업의 발전 과정을 되짚어보면 항상 이러한 대전제가 밑바탕에 깔려 있었다.

반도체의 주 원료는 직경이 200mm 혹은 300mm인 실리콘 웨이퍼 원판이다. 이 원판 위에 회로를 그린 다음 하나하나 잘라내서 용도에 맞게 패키징되어 나온 것이 우리가 흔히 볼 수 있는 반도체다. 이러한 반도체의 원가를 낮추는 방법은, 한 장의 웨이퍼에서 뽑아낼 수 있는 칩 수를 늘리는 것이다.

칩 수를 늘리려면 회로 패턴을 보다 미세하게 그려넣을 수 있어야 한다. 즉, 고집적을 통해 하나하나의 칩 크기를 줄여야 한다는 것이다.

반도체를 만드는 생산 공정은 증착, 노광, 식각, 세정, 검사 등으로 나뉜다. 이 가운데 노광은 회로가 새겨진 마스크에 빛을 통과시켜 실리콘 웨이퍼에 회로 패턴을 형성시키는 과정으로, 가장 핵심적인 반도체 제조 공정이다.

노광 장비의 성능은 광원의 파장으로 결정된다. 파장이 짧으면 보다 미세한 회로 패턴을 웨이퍼 위에 형성할 수 있다. 반도체 노광 장비의 빛 파장은 그간 436nm→405nm→365nm→248nm→193nm로 단계적 발전을 거듭해왔다. 이에 맞춰 메모리와 마이크로프로세서(MPU)의 회로 선폭도 점점 좁아졌다.

현재 10~30나노대 반도체 제조 공정에서 사용되는 노광 장비는 193nm 레이저 파장의 불화아르곤(ArF)에서 발전한 이머전 ArF다. 이머전 ArF는 렌즈에 물을 넣어 빛 굴절률을 높이고 파장을 줄인 방식이다. 다만 이머전 ArF 노광 장비로 그려넣을 수 있는 물리적 회로 선폭의 한계치는 38나노에 그친다.

인텔과 삼성전자, SK하이닉스, TSMC 등 주요 업체들은 이머전 ArF로 회로 패턴을 두 번에 나눠 형성시키는 더블패터닝 기술을 도입해 30나노, 20나노대로 선폭을 좁혀왔다. 비교적 설계 구조가 단순한 낸드플래시 메모리의 경우 이미 이머전 ArF 노광 장비+더블패터닝 조합의 한계치인 19나노 제품이 양산 중이다.

더블패터닝을 도입하기 시작한 2010년~2011년경 업계에선 “조만간 미세공정 전환의 한계가 올 것”이라는 관측이 나오기도 했다. 과거처럼 원가를 낮추기가 힘들어질 것이라는 얘기였다. ArF 노광 장비와 더블패터닝 기술로 구현할 수 있는 회로 미세화는 이미 한계치에 다다랐고, 낸드플래시 업계는 16나노 제품을 양산하기 위해 더블 패터닝에서 한 단계 나아간 쿼드 패터닝을 적용할 계획이라고 밝히고 있다.

박성욱 SK하이닉스 사장은 “여러 번의 이머전 노광 공정을 거치는 더블 패터닝, 쿼드 패터닝을 활용할 경우 공정수가 늘어나 원가 측면에선 부정적”이라고 말했다. 낸드플래시의 경우 그럭저럭 생산될 수 있겠지만, 설계가 복잡한 로직 제품이나 D램의 경우 오히려 원가가 높아질 수도 있다는 분석도 나온다. 원가를 낮추지 못하면 굳이 미세 공정 전환을 할 이유가 없다. 이렇게 되면, 반도체의 집적도가 2년마다 두 배씩 증가(선폭 축소)한다는 무어의 법칙은 깨져버리고 만다.

이러한 우려 속에 대안으로 지목되고 있는 기술이 바로 극자외선(EUV)이다. EUV는 파장이 13.5nm로 짧아 회로 선폭이 10나노대 이하인 차세대 반도체 제조 공정에 쓰일 것으로 기대된다. 브라이언 크르자니크 인텔 신임 최고경영자(CEO)는 “ASML의 EUV 장비는 무어의 법칙을 연장시킬 수 있는 핵심 도구”라고 설명했다.

다만 현재까지 나와 있는 EUV 노광 장비는 광원 에너지 부족으로 웨이퍼 처리량이 현저히 떨어지는 것이 문제다. 최근 양산용으로 출하된 ASML의 EUV 노광 장비인 NXE3300B는 시간당 웨이퍼 처리량이 30여장으로 테스트 장비로만 활용될 것으로 전해진다. 시간당 100장 이상, 적어도 70장 이상은 처리할 수 있어야 실제 양산라인에 도입될 수 있다.

벨기에 반도체 연구 기관인 IMEC의 쿠르트 론세 이사는 “EUV 노광 장비용 광원 에너지는 지난 3년간 20배 강해졌지만 상용화하려면 지금보다 20배나 더 강해져야(500~1000W) 한다”며 “EUV가 대안인 것은 확실하지만 2년 이내에 상용화되기는 어려울 것”이라고 견해를 밝혔다.

ASML은 EUV 광원 출력을 높이는 연구개발(R&D)을 지속해 2014년 중반기에는 시간당 70장, 2016년 경에는 시간당 125장의 웨이퍼를 처리할 수 있을 것이라고 발표했다. 이러한 EUV 장비의 성능 일정은 당초 계획보다 상당 시간 지연된 것이다.

임창문 SK하이닉스 D램공정AP팀 연구위원은 “EUV 장비가 양산 라인에 적용되는 시점은 빠르면 2014년 말, 늦어도 2016년 안이라고 보고 있다”며 “빠르면 빠를수록 좋을 텐데 노광 외 다른 장비와 재료 부문의 생태계도 바뀌어야 하므로 예측이 힘들다”라고 말했다.

소자 업체들은 자구책 마련에 분주한 모습이다. 메모리 업계는 적층 설계 기술을 통해 집적도를 높이고 ‘용량당원가’를 줄이려는 움직임을 보이고 있다. 시스템반도체 업계는 웨이퍼의 직경을 450mm로 늘려 규모의 경제로 원가를 낮추겠다는 계획을 세워뒀다. 그러나 양쪽 다 쉽지 않은 계획이다. 적층 설계 기술은 떨어지는 수율을 잡는 것이 관건이다. 450mm 웨이퍼 전환은 반도체 공정 생태계 전체를 바꿔야 하므로 상당한 시간이 걸린다.

무엇하나 계획대로 되지 않으면, 수십년간 반도체 업계에서 회자돼왔던 무어의 법칙은 정말로 폐기될 수도 있다.

<한주엽 기자>powerusr@ddaily.co.kr