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하이닉스, 38나노 D램 공정 수 줄이기 ‘안간힘’

디지털데일리 발행일 2011-11-04 11:01:36
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한주엽 기자
[디지털데일리 한주엽기자] 하이닉스반도체가 38나노 D램의 공정 수를 줄이기 위해 힘을 쏟고 있다.

4일 하이닉스에 따르면 회사는 최근 생산 물량을 본격적으로 증대하기 시작한 38나노 D램의 공정 수를 줄이는 연구개발(R&D) 활동에 돌입했다.

이는 38나노 공정의 (스텝)수가 한 세대 전인 44나노 대비 상당하게 늘어난 데 따른 조치다. 하이닉스에 따르면 44나노 PC용 D램의 공정 수는 399개. 이에 반해 38나노 PC용 D램의 공정 수는 498개로 24.8%가 늘어났다.

통상 한 세대 높은 미세공정으로 전환할 시 공정 수 증가는 10% 미만인 것으로 전해진다. 하이닉스는 과거 56나노(381개)에서 44나노로 전환할 때 공정 수 증가분이 4.7%에 그쳤으나 38나노에선 수율 확보를 위해 공정 수를 늘리는 고육지책을 사용한 것으로 전해진다.

공정 수가 증가하면 총 생산여력(Capacity) 감소 및 원부자재 비용 증가, 캐파 증설 시 투자비 증가 등 부작용이 발생한다.

단순 계산시 공정 수가 25% 증가하면 그에 따른 생산 공간 축소로 25%의 감산 효과가 있다. 이천 공장의 경우 전체 캐파가 웨이퍼 투입 기준 15만장인데 이것이 11.25만장으로 줄어든다는 것이다. 이는 곧 원가 상승을 야기하며 추가 증설 시 투자 비용도 늘어나게 된다. 가스와 화학재료 등 각종 원부자재 비용도 추가로 증가한다.

3분기 하이닉스의 38나노 D램 비중이 20%까지 확대됐음에도 불구하고 전 분기 대비 출하량 확대가 당초 제시한 가이던스에 훨씬 못 미치는 9% 증가에 그친 것도 이 같은 공정 수 증가 때문인 것으로 해석된다.

하이닉스 관계자는 “38나노급에선 6F스퀘어 등 다양한 신기술이 추가되어 공정 수가 늘어났지만, 시간을 두고 이를 축소해나갈 것”이라고 말했다.

업계 관계자는 “38나노 모바일 D램이 어떻게 개발되는 지가 관건”이라며 “같은 공정이라면 PC용 제품 대비 모바일 D램의 공정 수가 많은데, 이미 공정이 늘어날 대로 늘어난 만큼 이를 최소한으로 줄이는 활동을 해야 할 것”이라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr
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