[디지털데일리 신현석기자] SK하이닉스가 2020년 열릴 DDR5 시장에 대응하기 위해 2세대 10나노급(1y) 16Gbit(기가비트) DDR5 D램을 개발했다. 세계 최초로 JEDEC(국제반도체표준협의기구) 규격을 적용했다는 점이 주목된다.

15일 SK하이닉스는 “세계 최초로 JEDEC 규격을 적용한 2세대 10나노급 16Gbit DDR5 D램을 개발했다”라며 “빅데이터, 인공지능(AI) 등 차세대 시스템에 최적화된 초고속·저전력·고용량 제품”이라고 소개했다.

DDR5는 DDR4를 잇는 차세대 D램 표준규격이다. 시장조사기관 IDC는 2020년부터 DDR5 수요가 본격적으로 발생하기 시작해 2021년에는 전체 D램 시장의 25%, 2022년에는 44%로 지속 확대될 것으로 예상했다. SK하이닉스는 2세대 10나노급 16Gbit DDR5 D램을 향후 시장이 열리는 2020년부터 본격적으로 양산할 계획이다.

앞서 SK하이닉스는 지난 12일 2세대 10나노급 8Gbit DDR4 D램을 개발했으며 내년 1분기부터 공급할 계획이라고 밝힌 바 있다. 이어, 동일한 미세공정을 적용한 16Gbit DDR5도 주요 칩셋 업체에 제공함으로써 업계를 선도하는 기술 경쟁력을 확보할 수 있게 됐다.

이 제품은 이전 세대인 DDR4 대비 동작 전압이 기존 1.2V에서 1.1V로 낮아져, 전력 소비량이 30% 감축됐다. 전송 속도는 3200Mbps에서 5200Mbps로 1.6배가량 향상됐다. 이는 FHD(Full-HD)급 3.7GByte(기가바이트) 영화 11편에 해당되는 41.6GByte 데이터를 1초에 처리할 수 있는 수준이다.

이번에 칩셋 업체에 제공된 제품은 서버와 PC용 RDIMM(Registered Dual In-line Memory Module)과 UDIMM(Unbuffered DIMM)으로, JEDEC DDR5 표준에 맞춰 데이터를 저장하는 셀 영역의 단위 관리 구역을 16개에서 32개로 확장하고(16bank → 32bank) 한 번에 처리하는 데이터의 수도 8개에서 16개(BL8 → BL16)로 늘렸다.

또한 칩 내부에 오류 정정 회로(Error Correcting Code)를 내장하고 있어, 고용량 시스템의 신뢰성을 획기적으로 높일 것으로 기대된다.

초고속 동작 특성을 확보하기 위한 기술도 적용됐다. D램의 읽기·쓰기 회로를 최적의 상태로 조정하는 고속 트레이닝 기술, 전송 잡음을 제거하는 DFE(Decision Feedback Equalization), 명령어 및 데이터 처리를 병렬화하기 위한 4페이즈 클로킹, 읽기 데이터의 왜곡이나 잡음을 최소화하기 위한 저잡음·고성능 DLL(Delay locked loop) 및 DCC(Duty Cycle Correction) 회로 등 신기술이 채용돼 DDR4 대비 데이터 처리 속도가 크게 개선됐다.

SK하이닉스 D램 개발사업 VPD 담당 조주환 상무는 “세계 최초로 JEDEC 표준 규격의 DDR5 D램 제품을 만든 기술 경쟁력을 기반으로, DDR5 시장이 열리는 2020년부터 본격 양산을 개시해 고객 수요에 적극 대응할 계획이다”라고 말했다.

한편, 경쟁사인 삼성전자는 작년 11월 2세대 10나노급 8Gb DDR4 서버 D램 양산을 시작했으며, 8개월만인 올해 7월 2세대 10나노급 16Gb LPDDR4X 모바일 D램 양산에 돌입했다. 마이크론도 최근 10나노급 12Gb LPDDR4X 모바일 D램을 양산하기 시작한 것으로 알려졌다.

<신현석 기자>shs11@ddaily.co.kr