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[삼성전자IR] 전동수 삼성전자 사장 “20나노 이하 D램 공정 돌파구 마련”

디지털데일리 발행일 2013-11-06 15:37:05
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한주엽 기자
[디지털데일리 이수환 한주엽기자] 전동수 삼성전자 메모리사업부장(사장)은 6일 서울 장충동 신라호텔에서 열린 ‘삼성 애널리스트 데이’에서 “20나노 이하 D램 공정에선 실리콘관통전극(TSV) 기술을 활용한 3D 구조가 해답”이라며 “M램, Re램, P램 등 차세대 메모리도 개발하고 있다”고 밝혔다.

전 사장의 이 같은 발언은 중대한 의미를 갖는다. 기존 평면형 설계로는 20나노 이하 고난도 D램 공정의 벽을 뚫기 어렵다는 뜻으로 해석할 수 있기 때문이다.

10나노대 공정의 평면 구조 D램은 극자외선(EUV) 노광장비의 성능개선 지연, 전하를 저장하는 커패시터의 A/R(Aspect Ratio) 문제로 개발 작업에 어려움이 클 것이라고 전문가들은 전망한다. 특히 전하 저장 유무로 1과 0을 판단하는 커패시터 용량을 사수하는 것이 도전 과제다.

공정 미세화가 이뤄질 수록 D램의 셀 면적은 좁아진다. 커패시터가 들어설 자리가 적어진다는 의미다. 커패시터 용량이 줄어들면 데이터 보관 시간이 짧아지고 전력 누출량은 증가해 불량율이 높아진다. D램 업체들은 좁아진 셀 면적 위에서 커패시터를 수직으로 길죽하게 늘어올리는 방법으로 용량을 사수해왔지만 10나노대로 들어서면 커패시터 용량 사수가 불가능할 것이라는 설명이다.

전 사장은 이에 대해 ‘집적도 확대’를 해결책으로 제시했다. TSV 기술로 메모리 칩을 위로 쌓아올리면 용량을 늘리고 원가를 절감할 수 있다. 이미 삼성전자는 마이크론, SK하이닉스 등과 함께 TSV 기술을 적용한 차세대 D램 ‘하이브리드메모리큐브(HMC)’의 상용화를 준비하고 있다. HMC는 컨트롤러와 시리얼 통신 인터페이스를 갖춘 로직 위로 D램 칩을 수직으로 쌓아올린 뒤, 각 층을 TSV로 연결하는 구조다. HMC D램은 현재 DDR3 D램 보다 데이터 전송 속도가 빠르고 소비전력이 낮다. 적층 구조여서 칩이 차지하는 면적도 적다.

M램과 Re램, P램은 TSV D램의 발표 이후 상용화될 것으로 관측되고 있다. 삼성전자는 반도체 학회 등을 통해 차세대 메모리의 연구 성과를 지속적으로 발표해왔기 때문에 원가 목표를 달성하면 상용화가 이뤄질 수 있을 것이라는 예상이다.

이미 삼성전자는 낸드플래시 분야에서 메모리 칩을 수직으로 쌓아올려 용량당 원가를 늘린 V낸드를 상용화한 바 있다.

전 사장은 “지난 10년 동안 글로벌 연구개발(R&D) 인력을 500명으로 확충했고 2015년까지 이를 700명까지 늘릴 계획”이라며 “핵심 역량을 강화하고 앞선 기술로 한계를 돌파해 메모리 생태계의 리더로 앞서나갈 것”이라고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr
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