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- D램 미세화 난항…EUV 도입→적층 검토

[디지털데일리 김도현 기자] “내년 정도면 3차원(3D) D램에 대한 전기적 특성 등에 대한 구체적 사항이 드러난다. 이에 따라 개발 방향성이 정해질 것이다.”

8일 차선용 SK하이닉스 미래기술연구원 담당(부사장)은 서울 강남구 코엑스에서 열린 ‘IEEE EDTM 2023’에서 이렇게 말했다.

이날 차 부사장은 ‘인공지능(AI) 컴퓨팅 시대 메모리 혁신의 여정’이라는 주제로 기조연설을 했다. AI 시장이 개화하면서 데이터 사용량이 급증하는 추세다. 이는 고용량·고부가 메모리 수요를 증대시키고 있다.

D램의 경우 선폭을 줄이는 등 공정 개선을 통해 성능을 높이고 있다. 현재 최신 제품은 10나노미터(nm)급 4세대(1a)로 선폭은 14nm대다. 향후 5세대(1b), 6세대(1c), 7세대(1d) 순으로 첨단 D램이 이어질 예정인데 각각 12nm, 11nm, 10nm대로 추정된다.

문제는 1d부터다. 기존 기술로는 안정적인 수율(완성품 중 양품 비율), 비용 절감 등을 실현하기 급격히 어려워지는 구간으로 평가받는다.

차 부사장은 “1d에서는 면적이 50% 이하로 줄면서 개발 및 생산에 난항이 예상된다. 스케일링(반도체 사이즈를 줄이는 기술) 한계에 부딪힐 것”이라고 설명했다.

참고로 D램은 ▲셀 ▲주변 회로 ▲배선 등 3가지 영역으로 나뉜다. 이중 셀은 정보를 저장하는 역할로 D램마다 수백억개가 들어간다. 1비트(b)가 셀 하나다. 다시 셀은 하나의 트랜지스터와 하나의 커패시터로 구성되는데 선폭이 줄어들수록 셀을 욱여넣는 게 쉽지 않아진다.

앞서 삼성전자와 SK하이닉스는 차세대 노광 ‘극자외선(EUV)’ 공정을 도입해 공정 개선을 이뤄왔다. 1d D램부터는 이마저도 힘들 수 있다는 의미다. 여기서 등장한 개념이 3D D램이다. 쇼핑몰을 여러 층으로 구성해 더 많은 고객이 방문할 수 있도록 하는 셈이다. 수직구조(V) 낸드플래시와 유사한 형태다.

차 부사장은 “2D 스케일링을 이어가는 것과 3D D램으로 전환하는 2가지 방식을 모두 연구개발(R&D)하고 있다. 3D 기술은 아직 초기 단계”라고 이야기했다.

업계에서는 3D D램 구현법을 다각도로 살피고 있다. 셀을 눕힌 채 적층하는 기술, 셀을 눕히지 않고 트랜지스터와 커패시터 모양을 변형하는 방식, 트랜지스터의 게이트(전류 대문)와 채널(전류 통로)이 닿는 면을 늘리는 방안 등이 고려 대상이다.

한편 IEEE EDTM은 전기전자공학자협회(IEEE) 내 전자소자소사이어티(EDS) 주최하는 행사로 지난 2017년 일본에서 처음 시작했다. 이후 싱가포르, 말레이시아 등에서 열렸고 7회차를 맞이한 올해는 한국에서 진행된다. SK하이닉스와 나노기술연구협의회가 주관한다.